vivado 创建自已的IP核(封装自已的Verilog模块) 2018/11/21 | FPGA | justchen | 暂无评论 | 7116 views 新建一个IP项目 vivado界面选择 Tools->Create and Package New IP 选择创建一个基于AXI4的IP, 为什么要选择AXI4呢? 因为AXI接口在ZYNQ ARM core核里能更好地进行读写,不然所有对该核的操作都得自已写私有的模块来处理,工作量稍大 中断,可选可不选.看应用需求. 打开IP项目 最后……