PLL源有两个,一个是MPLL,另一个是UPLL. MPLL用于CPU用外设,UPLL只用于USB.

MPLL中又有FCLK; HCLK; PCLK
FCLK:用于CPU内核.
HCLK:用于AHB总线(SRAM等高速外设)
PCLK:用于APB总线(UART等低速外设在这个总线上)

与MPLL相关的寄存器:

LOCKTIME寄存器:
MPLL启动后需要等待一段时间(Lock Time)，使得其输出稳定。位[23:12]用于UPLL，位[11:0]用于MPLL。使用确省值0x00ffffff即可
CLKDIVN:
用来设置FCLK:HCLK:PCLK的比例关系，默认为1:1:1 经典值设为0x03，即FCLK:HCLK:PCLK=1:2:4(FLCK:HCLK:PCLK),具体设置在三星数据手册第七章中有个表.
MPLLCON:
MPLLCON中分三部份.M|P|S, 其中MDIV[19:12],PDIV[9:4],SDIV[1:0]
m=MDIV+8, p=PDIV+2, s=SDIV 要注意M,P,S的大小写,值是不一样的
CLKCON:
外设时钟控制与内存电源模式.在这里可以开启与关闭外设的时钟,用于节电管理,默认全部外设时钟都是开始的!与Cortex的不同.要在应用中去关闭以省电!
CLKSLOW:
慢速时钟?好像是说用于在PLL切换时的等待时间,以后是否再对MPLL分频再到FCLK.保持默认即可.
CAMDIVN:
摄像头的时候分频设置.这个现在用不上,以后再看
对于时钟的计算PLL的输出,FCLK=MPLL的输出,MPLL=(2mfin)/(p*2s).注意大小写.其他的HCLK与PCLK按CLKDIVN设定进行分频.

注意:启用了PLL后,FCLK应不能低于200M! HCLK与PCLK的时钟不能大于额定值,否则部份外设失效